设计高速PCB板的要点

    该文阐述了工艺过程的变化是怎样引起实际阻抗发生变化的，以及怎样用精确的现场解决工具来预见这种现象。在设计高速电路板时，自动化设计工具有时不能发现这种不很明显但却非常重要的问题。然而，只要在设计的早期步骤当中采取一些措施就可以避免这种问题。
一、叠层数问题
    一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施。能解决一个问题的好方法可能会导致其它问题的恶化。很多系统设计供应商会建议电路板中至少应该有一个连续平面以控制特性阻抗和信号质量，EMC咨询专家时常建议在外层上放置地线填充或地线层来控制电磁辐射和对电磁干扰的灵敏度。
    由于瞬态电流的原因，在某些普通设计中采用这种方法可能会遇到麻烦。首先，我们来看一对电源层/地线层这种简单的情况：它可看作为一个电容。可以认为电源层和地线层是电容的两个极板。要想得到较大的电容值，就需将两个极板靠得更近，并增大介电常数(εr)。电容越大则阻抗越低，这是我们所希望的，因为这样可以抑制噪声。不管其它层怎样安排，主电源层和地线层应相邻，并处于叠层的中部。如果电源层和地线层间距较大，就会造成很大的电流环并带来很大的噪声。 
    PCB的各层分布一般是对称的。不应将多于两个的信号层相邻放置；否则，很大程度上将失去对SI的控制。最好将内部信号层成对地对称放置。除非有些信号需要连线到SMT器件,我们应尽量减少外层的信号布线。 对层数较多的电路板,我们可将这种放置方法重复很多次。也可以增加额外的电源层和地线层；只要保证在两个电源层之间没有成对的信号层即可。
    高速信号的布线应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径。 如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容,以免导致电源之间的AC耦合。
    上述措施都是为了减少环流和串扰，并增强阻抗控制能力。地线层还会形成一个有效的 EMC“屏蔽盒”。在考虑对特性阻抗的影响的前提下，不用的表层区域都可以做成地线层。
二、特性阻抗
    一种好的叠层结构就能够作到对阻抗的有效控制，其走线可形成易懂和可预测的传输线结构。现场解决工具能很好地处理这类问题，只要将变量数目控制到最少，就可以得到相当精确的结果。
    但是，当三个以上的信号层叠在一起时，情况就不一定是这样了，其理由很微妙。目标阻抗值取决于器件的工艺技术。高速CMOS技术一般能达到约70Ω；高速TTL器件一般能达到约80Ω至100Ω。因为阻抗值通常对噪声容限和信号切换有很大的影响，所以进行阻抗选择时需要非常仔细；产品说明书对此应当给出指导。现场解决工具的初始结果可能会遇到两种问题。首先是视野受到限制的问题，现场解决工具只对附近走线的影响做分析，而不考虑影响阻抗的其它层上的非平行走线。现场解决工具在布线前，即分配走线宽度时无法知道细节，但上述成对安排的方法可使这个问题变得最小。
    值得一提的是不完全电源层的影响。外层电路板上在布线后经常挤满了接地铜线,这样就有利于抑制EMI和平衡涂敷。如果只对外层采取这样的措施，则本文所推荐的叠层结构对特性阻抗的影响非常微小。大量采用相邻信号层的效果是非常显著的。某些些现场解决工具不能发现铜箔的存在，因为它只能检查印制线和整个层面，所以对阻抗的分析结果是不正确的。当邻近的层上有金属时，它就象一个不太可靠的地线层一样。如果阻抗过低，瞬时电流就会很大,这是一个实际而且敏感的EMI问题。
三、延迟
    模拟时，应该考虑元件和封装的电容。要注意两个问题。首先,仿真器可能不能正确模拟分布式电容；其次，还要注意不同生产情况对不完全层面和非平行走线的影响。许多现场解决工具都不能分析没有全电源或地线层的叠层分布。然而，如果与信号层相邻的是一个地线层，那么计算出的延迟会相当糟糕，比如电容，会有最大的延迟；如果一个双面板的两层都布有许多地线和VCC铜箔，这种情况就更严重。如果过程不是自动化的话，在一个CAD系统中设置这些东西将会是很繁乱的。
四、EMC
    EMC的影响因素很多，其中许多因素通常都没能得到分析，即使得到分析，也往往是在设计完成以后，这就太迟了。下面是一些影响EMC的因素：
    电源层的槽缝会构成了四分之一波长的天线。对于金属容器上需开安装槽的场合，应采用钻孔方法来代替。 感性元件。我曾碰到过一位设计人员，他遵循了所有的设计规则，也作了仿真，但他的电路板仍然有很多辐射信号。原因是：在顶层有两个电感相互平行放置，构成了变压器。由于不完全接地层的影响,内层低阻抗引起外层较大的瞬态电流。采用防卫设计可以避免这些问题中的大多数。首先应该作出正确的叠层结构和布线方略，这样就有了好的开始。